클럭 지터 클리너 칩 소개
클록 지터 클리너 칩({0}}지터 감쇠기라고도 함)은 클록 신호 품질을 최적화하도록 특별히 설계된 고속-아날로그/혼합{3}}신호 칩입니다. 주요 기능은 입력 클록 신호의 지터를 줄이고 고품질의 안정적이고 낮은-지터 클록 신호를 출력하여 고속-전자 시스템의 엄격한 타이밍 정밀도 요구 사항을 충족하는 것입니다.
이상적으로, 디지털 시스템의 클럭 신호는 각 클럭 에지의 타이밍이 엄격하게 고정된 완벽하게 균일한 주기를 갖는 구형파입니다. 그러나 실제 회로에서는 전원 공급 장치 잡음, 고유한 발진기 부정확성 및 누화와 같은 간섭 요인으로 인해 클록 에지가 이상적인 위치에서 약간의 시간적 편차가 발생합니다. 이러한 편차를 클록 지터라고 합니다.
저속-전자 시스템의 경우 사소한 클럭 지터는 정상 작동에 영향을 미치지 않습니다. 그러나 고속-직렬 통신, 고속-데이터 수집, 5G/6G 통신, 고화질 비디오 전송 및 밀리미터-파 레이더-심지어 펨토초-레벨과 같이 극도의 타이밍 정밀도를 요구하는 애플리케이션에서는 데이터 샘플링 오류, 통신 비트 오류율 증가, 시스템 대역폭 감소 또는 전체 시스템 오류를 유발할 수도 있습니다. 시계 지터 클리너 칩은 이 문제를 해결하기 위해 특별히 개발되었습니다.
클럭 지터 클리너 칩의 특정 모델
LMK04714-Q1은 항공우주 애플리케이션용으로 특별히 설계된 JEDEC JESD204B/C 표준을 지원하는 고성능 클록 컨디셔너입니다.
PLL2는 14개의 클록 출력으로 구성되어 7개의 JESD204B/C 변환기 또는 기타 논리 장치를 구동할 수 있으며 장치 클록과 SYSREF 클록을 모두 포괄합니다. SYSREF 신호는 DC 커플링 또는 AC 커플링을 통해 공급될 수 있습니다. 14개의 출력 각각은 JESD204B/C 애플리케이션에만 제한 없이 기존 클록 시스템을 위한 고성능 출력으로 독립적으로 구성될 수 있습니다.-
이 장치는 SYSREF 생성 또는 리클러킹 활성화 여부에 관계없이 듀얼-PLL, 단일-PLL 또는 클록 배포 모드에서 작동하도록 구성할 수 있습니다.- PLL2는 내부 VCO 또는 외부 VCO와의 작동을 지원합니다.
조정 가능한 전원-성능 절충-, 이중 VCO, 동적 디지털 지연, 홀드오버 기능을 비롯한 다양한 다기능 기능과 고성능의 조합을 통해 유연한 고성능 클록 트리를 구현할 수 있습니다.-
클럭 지터 클리너 칩 사양
클럭 지터 클리너 칩 매개변수는 다음과 같습니다.
|
입력 채널 수 |
3 |
|
출력 수 |
15 |
|
RMS 지터(fs) |
54 |
|
특징 |
0 지연, 통합 VCO, JESD204B, 신호 손실 감지, 수동/자동 스위치, 프로그래밍 가능 지연, SPI |
|
출력 주파수(최대)(MHz) |
3255 |
|
출력 유형 |
CML, HSDS, LVCMOS, LVDS, LVPECL |
|
입력 유형 |
HCSL, LVCMOS, LVDS, LVPECL |
|
작동 온도 범위(도) |
-40~125 |
인기 탭: 클럭 지터 클리너 칩, 중국 클럭 지터 클리너 칩 제조업체, 공급업체, 클록 버퍼 칩, 클록 생성기 칩, 클록 네트워크 동기화 칩, 발진기 칩, 실시간 시계 및 타이머 칩, RF PLL 및 신시사이저 칩
